大和發表報告指,華為旗下海思半導體昨日(25日)正式推出芯片設計原理「韜(τ)定律」,採用時間(τ)尺度作為新的指導原則,以提升晶片密度與系統性能,取代目前主流的幾何縮放定律。透過LogicFolding架構縮短關鍵路徑佈線、減少訊號傳播延遲,從而大幅提升電晶體密度與性能。同時,其全堆疊軟體與互聯協議亦有助降低執行時間及系統通訊延遲。
報告指,海思半導體預計2026年秋季推出的新一代麒麟晶片,將是首款基於LogicFolding架構的產品,性能較目前採用N+3/5nm製程的Kirin 9030有明顯提升。海思半導體目標到2031年,透過Tau Scaling Law開發出性能相當於1.4nm製程的晶片。
大和認為,在EUV光刻設備受限的情況下,中國目前能量產的最佳製程節點為使用浸潤式DUV工具的N+3/5nm晶片。中國在5nm之後的技術路線,主要是發展3D IC以提升晶片性能。該行認為,海思提出的Tau Scaling Law本質上是基於3D IC原理,透過降低通訊延遲與訊號傳播來改善系統級性能。雖然業界早已知道3D封裝是中國半導體的重點發展方向,但海思此次的正式發表仍帶來正面驚喜,顯示在設計與製造環節已取得突破。重申對中國半導體供應鏈的正面看法。(ha/da)
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